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良率是決定先進制程芯片能不能賣、賺不賺錢的核心，從來不是制造端一個環(huán)節(jié)的事，從設(shè)計、光刻、架構(gòu)到封裝，全鏈路都是博弈。
摩爾定律走到下半場，拼的不是誰能做更小的晶體管，而是誰能把良率玩明白。
1. 先搞懂：良率到底是怎么算出來的
先給良率一個人話定義：一片晶圓上能通過測試的合格芯片，除以總芯片數(shù)，這個比值就是良率。
良率損失本質(zhì)上就三個來源：工藝偏差、設(shè)計限制、生產(chǎn)過程中的隨機缺陷。
行業(yè)為了提前算清楚能出多少好芯片，開發(fā)了好幾個數(shù)學預(yù)測模型，對應(yīng)不同的生產(chǎn)場景。
最基礎(chǔ)的是泊松模型，假設(shè)缺陷完全隨機分布。
泊松模型中，良率的最基礎(chǔ)驅(qū)動力是缺陷密度（Defect Density, ）與芯片面積（Die Area, ）。
代表晶圓單位面積內(nèi)的平均關(guān)鍵缺陷數(shù)，而 決定了單顆芯片捕獲缺陷的統(tǒng)計概率 。
這一公式揭示了一個嚴酷的物理現(xiàn)實：隨著芯片面積增加，良率在固定缺陷密度下呈指數(shù)級下降 。
這個模型得出了一個很殘酷的結(jié)論：固定缺陷密度下，芯片面積越大，良率呈指數(shù)級下降。
這就是為什么先進制程剛出來的時候，做不了太大的單片芯片。
大家明白可以思考一個問題。
為什么總是蘋果首先占了臺積先進制程產(chǎn)能。
除了蘋果財大氣粗之外，手機 SOC 芯片天然面積較小，是一個很重要的因素。
但泊松模型不準，因為實際生產(chǎn)里缺陷不是完全隨機的，往往扎堆出現(xiàn)在某些區(qū)域，也就是缺陷集群效應(yīng)。
針對這個問題，業(yè)界又做了修正，出了墨菲模型、指數(shù)模型、種子模型，還有現(xiàn)在先進制程常用的負二項式模型，不同模型對應(yīng)不同芯片尺寸和工藝成熟度。
再往下說，缺陷密度本身也不是固定值，除了廠房潔凈度，還和工藝復(fù)雜度、測試強度直接相關(guān)。
缺陷密度不僅受環(huán)境潔凈度影響，還與工藝復(fù)雜度和測試強度高度相關(guān)。根據(jù)最新的技術(shù)專利研究，缺陷密度的計算正從靜態(tài)統(tǒng)計轉(zhuǎn)向多維修正模型。
缺陷密度因子 N 的計算公式中引入了設(shè)備測試項系數(shù)（B）、光刻系數(shù)（L）和工藝技術(shù)系數(shù)（T）。
其中，光刻系數(shù) 受深紫外（DUV）層數(shù)和 I-Line 層數(shù)的影響顯著。例如，每增加一層 DUV 曝光，光刻系數(shù)便增加 1 個單位，而 I-Line 僅增加 0.5 個單位 。
這意味著工藝流程中使用的先進光刻步驟越多，累積缺陷密度越高，最終導(dǎo)致良率下降。
這個公式很重要，因為這就引出了第二個問題，多重曝光會顯著導(dǎo)致良率下降。
2. 光刻技術(shù)：多重曝光給良率挖了多少坑
在 EUV 光刻全面鋪開之前，14nm 到 7nm 這個區(qū)間，用的都是 193nm DUV 浸沒式多重曝光技術(shù)，為了突破 DUV 的物理分辨率限制，把一個圖案拆成好幾次曝光。
但這個過程，直接給良率帶來了一堆新問題。
因為缺陷密度因子會倍數(shù)的上漲，參考上面的公式。
下圖是，雙重曝光和雙重刻蝕的示意圖。
雙重曝光，雙重刻蝕
第一種方案叫 LELE，也就是曝光刻蝕再曝光再刻蝕，把圖案拆成兩個掩模分兩次做。這個方法簡單，但良率完全看兩次曝光的對準精度，也就是套刻誤差。
只要偏一點點，導(dǎo)線間距就會變窄，輕了增加寄生電容，重了直接短路。要是拆成三次四次曝光，對準誤差的容忍度直接指數(shù)級收縮，10nm 節(jié)點控制起來難上天。
為了解決對準問題，業(yè)界又搞出了自對準工藝，也就是 SADP 和 SAQP。
不用第二次光刻對準，靠側(cè)壁沉積來定義尺寸，套刻誤差的風險一下子降了很多，線條均勻度也更好，對關(guān)鍵尺寸控制很友好。
但問題也來了，SADP/SAQP 多了好多非光刻步驟，犧牲層刻蝕、側(cè)壁沉積、化學機械拋光，每多一步就多一分引入缺陷的概率，還會影響時序良率。
技術(shù)類型 | 對準敏感性 | 工藝復(fù)雜度 | 典型良率挑戰(zhàn) | 適用場景 |
LELE | 極高 | 較低 | 嚴重的套刻誤差導(dǎo)致短路 | 邏輯電路隨機圖案 |
SADP | 較低 | 高 | 側(cè)壁厚度波動影響 CD 均勻性 | 規(guī)律性高的金屬層 / 內(nèi)存 |
SAQP | 極低 | 多步刻蝕累積的物理損傷 | 先進節(jié)點的鰭片 ( Fin ) 定義 |
除此之外，多重曝光還有繞不開的隨機效應(yīng)，哪怕加了 EUV，36nm 間距的缺陷率也很難降到合格線以下。
圖案末端容易變圓，導(dǎo)線尖端回縮，要么電阻變大，要么直接斷連。
要修這個問題，就得加額外的剪裁掩模，又多了缺陷風險，工藝復(fù)雜度再升一級。
3. 芯片架構(gòu)：不同設(shè)計對缺陷的敏感度天差地別
那么針對良率，從架構(gòu)方面如何進行提升。
芯片面積是良率損失的物理基礎(chǔ)，但不同架構(gòu)，抗缺陷能力完全不是一個級別。
我們拿最常見的手機 SoC 和高性能 GPU 對比就能看明白。
手機 SoC：小個子的低容錯
手機 SoC 就是把 CPU、GPU、NPU、基帶全都集成在一塊硅片上，為了省功耗省空間，面積一般控制在 100 到 150 平方毫米，比大 GPU 小很多。
小面積本身在成熟工藝下良率更高，但問題是容錯性極低。
因為空間不夠，幾乎做不了大規(guī)模硬件冗余，CPU 核心或者內(nèi)存控制器那塊出個關(guān)鍵缺陷，整顆芯片直接報廢，沒得救。
而且手機 SoC 對功耗時序要求極高，哪怕沒有物理缺陷，漏電流大一點或者速度不夠，不滿足功耗目標，也直接當成不合格品。
芯片型號 制造工藝 裸片面積 ( mm2 ) 物理特性與市場定位 麒麟 8000 SMIC N+2 69.99 中端主流，麒麟 985 的制程優(yōu)化版 麒麟 9000S 107.0 國產(chǎn)旗艦基準，Mate 60 系列搭載 麒麟 9010 118.4 旗艦迭代，Pura 70 系列搭載 麒麟 9020 136.6 頂配旗艦，Mate 70 系列搭載，15% 面積增長
對比中可以看出，麒麟 9020 的面積幾乎是麒麟 8000 的兩倍（比例約為 1.95:1）。
最新的麒麟 8000 的面積只有不到 70mm2，這種面積下，其良率可以做的很高。
而麒麟 9020 的面積則是 136mm2，所以良率比麒麟 8000 要降低不少，僅僅從面積看，其缺陷率應(yīng)該翻倍（良率 =100%- 缺陷率）。
高性能 GPU：大個子靠架構(gòu)對沖風險
高端 GPU 核心面積動不動就 400 到 800 平方毫米，接近光刻機的視場極限，按照泊松模型，隨機缺陷抓到的概率極高，工藝初期能出多少完美核心非常低。
但 GPU 天生不怕缺陷，因為它是幾千個重復(fù)的流處理器堆出來的，設(shè)計的時候就會多加冗余單元。
哪個單元出了問題，直接用電子熔斷器把它屏蔽，然后把這顆大芯片降級賣，比如從 4090 降到 4080。
本來要報廢的芯片，照樣能賣錢，把廢品變成了有效產(chǎn)出。
這種操作就是所謂的 " 收割策略 "，這種策略，老黃玩得最溜。
除此之外，GPU 還能消化時序波動，頻率降一點就能賣，不像手機 SoC 對時序功耗卡得那么死。
維度 手機 SoC ( Mobile SoC ) 高性能 GPU ( HPC GPU ) 典型芯片面積 100 - 160 400 - 800+ 冗余設(shè)計能力 較低（空間受限） 極高（高度重復(fù)計算單元） 缺陷敏感度 關(guān)鍵邏輯失效即報廢 支持屏蔽部分單元降級銷售 性能瓶頸 功耗與時序波動 隨機物理缺陷與導(dǎo)線電阻 主要應(yīng)用策略 追求高全功能產(chǎn)出率 追求分級銷售（Binning）
手機 SoC 和 GPU 良率特征對比表 4. 先進封裝：芯粒把良率邏輯徹底改寫了
除了架構(gòu)方面，先進封裝也是提升良率的利器。
單片集成碰到了面積墻和成本墻之后，行業(yè)都開始轉(zhuǎn)先進封裝芯粒架構(gòu)，良率的邏輯也變了，從單片良率變成了系統(tǒng)級良率。
芯粒的核心邏輯就是分而治之，把一個 800 平方毫米的大芯片，拆成四個 200 平方毫米的計算芯粒加一個成熟工藝的 I/O 芯粒，總的合格產(chǎn)出比做單片高很多。
第一個好處是缺陷隔離，一個芯粒有問題，只扔這一個 200 平方毫米的，不用扔整個 800 平方毫米的大硅片，3nm 初期良率不穩(wěn)定的時候，這個成本優(yōu)勢太明顯了。
第二個好處是異構(gòu)優(yōu)化，I/O 和模擬電路在先進制程沒什么收益，扔到 12nm 或者 28nm 這種高良率成熟工藝，只把核心計算放 3nm，整個系統(tǒng)的復(fù)合良率直接漲很多。
但先進封裝也不是沒成本，它把良率壓力從晶圓制造轉(zhuǎn)到了封裝環(huán)節(jié)。
比如 2.5D 封裝用的硅中介層和硅通孔 TSV，對準錯一點、里面有空洞或者熱應(yīng)力出問題，整個好幾萬的模塊直接報廢。
還有多芯片良率的乘法法則，八個芯粒每個良率 90%，整個系統(tǒng)良率就只有 43%，所以封裝之前必須把每個芯粒都測透，保證進來的都是已知合格芯片，不然全白給。
現(xiàn)在高端芯片已經(jīng)到了 3.5D 時代，既有 3D 堆棧顯存又有 2.5D 中介層，結(jié)構(gòu)越來越復(fù)。
目前的高端 AI 大芯片（幾百 mm2 那種）都是考慮多 die 的 chiplet，來提升良率。
設(shè)計公司必須和代工廠封裝廠從設(shè)計階段就開始合作，把封裝應(yīng)力、散熱對長期良率的影響都考慮進去，不是畫完版圖扔給代工廠就完事了
5. 技術(shù)要點總結(jié)
最后，我們把整個芯片良率邏輯梳理一遍，核心要點就這幾個：
1. 良率是半導(dǎo)體行業(yè)的核心經(jīng)濟指標，決定了先進技術(shù)能不能商業(yè)化落地，不是只有制造端的事，是全鏈路的系統(tǒng)工程
2. DUV 浸沒式多重曝光技術(shù)，為了突破 DUV 的物理分辨率限制，把一個圖案拆成好幾次曝光。但這個過程，直接給良率帶來了一堆新問題。
3. 芯片面積越大良率越低，架構(gòu)設(shè)計直接決定了缺陷容錯能力，重復(fù)并行架構(gòu)比高耦合單片架構(gòu)更能扛缺陷
4. 3nm 時代傳統(tǒng)降缺陷的方法已經(jīng)碰到瓶頸，未來良率提升要靠架構(gòu)容錯、芯粒異構(gòu)和預(yù)測性測試三個方向
所以，我們看到：即使多重曝光對良率有影響，但是，通過架構(gòu)設(shè)計和 chiplet 等等手段，仍然可以做到比較有競爭力的良率水平。
文章來源于歪睿老哥，作者歪睿老哥
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